4.4 存储器和时钟
组合逻辑 vs 时序逻辑
| 特性 | 组合逻辑 | 时序逻辑 |
|---|---|---|
| 输出 | 仅取决于当前输入 | 取决于当前输入和状态 |
| 存储 | 无记忆能力 | 有记忆/存储能力 |
| 时钟 | 不需要 | 需要时钟信号 |
| 示例 | 逻辑门、ALU、多路选择器 | 寄存器、计数器、状态机 |
| 行为 | 输入变化后立即传播 | 在时钟边沿更新 |
时钟信号
时钟是一个周期方波信号，在上升沿（从 0 到 1 的跳变）触发的时序操作最为常见。时钟周期 = 1 / 时钟频率。例如，3GHz 的时钟周期约为 0.33ns。
时钟寄存器
时钟寄存器（Clocked Register）是处理器中最重要的时序元件：
- 在时钟上升沿，寄存器采样输入值并保存为新状态
- 在两个时钟边沿之间，寄存器保持输出值不变
- 这为组合逻辑提供了稳定的输入，确保计算在下一个时钟周期完成
寄存器的工作方式可以比喻为：平时”关着门”，对外输出旧值；时钟上升沿瞬间”开门”采样新值，然后立即”关门”。
硬件时序的基本循环
- 时钟上升沿：寄存器更新为新值
- 新值通过组合逻辑传播（加法、比较、选择等）
- 组合逻辑的输出在下一个时钟上升沿到达前稳定
- 下一个时钟上升沿：寄存器再次更新
这个循环是同步数字系统的核心。组合逻辑的延迟（critical path）决定了系统能达到的最高时钟频率。
相关笔记
链接到
- 上一个知识点：4.3 逻辑设计与HCL
- 下一个知识点：4.5 寄存器与寄存器文件