DRAM 芯片与内存模块

DRAM 芯片结构

DRAM 芯片内部组织为行和列的矩阵：

行缓冲区（Row Buffer）：整行数据被读取到缓冲区
列选择：从行缓冲区中选择特定的列（字节）
访问时间包括：行激活 + 列选择 + 数据传输

内存模块

内存模块（如 DIMM）由多个 DRAM 芯片组成：

内存模块（DIMM）
├── DRAM芯片0（低8位数据）
├── DRAM芯片1
├── ...
└── DRAM芯片7（高8位数据）

地址广播

CPU 发送的内存地址被广播到所有 DRAM 芯片：

每个芯片负责数据的一部分（如 8 位）
多个芯片并行工作，组成 64 位数据总线
通过这种方法，模块可以在一个访问周期内提供更多位数据

访问过程

CPU 将地址发送到内存控制器
内存控制器将地址分解为行地址和列地址
所有芯片同时接收行地址，激活对应行
所有芯片同时接收列地址，输出选择的数据位

相关笔记：

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